Intel于前几日举办了他们的架构日活动（今天解禁），在上个月的财务会议上公布7nm延期而引起股价大跌之后，这场活动可以说是尤为重要。Intel在这场活动上面介绍了他们接下来的产品、技术路线，覆盖了封装工艺、制程工艺、CPU内核微架构、x86 SoC架构、FPGA芯片架构、Xe-LP GPU架构、傲腾、oneAPI、安全特性和CXL互联等方面的进展，可以说是一次非常全面的大型公开展示活动了。本文是系列报道的第三篇，来看看篇幅最大的Xe GPU部分。
Intel将Xe GPU的架构描述为可扩展的向量-矩阵架构。
它的高度可扩展性让它能够针对不同市场推出不同分支的架构和产品，从面向高性能计算市场Xe-HPC，面向数据中心、AI计算的Xe-HP，再到面向游戏玩家的Xe-HPG和面向移动端的Xe-LP，多种多样。
像面向低功耗市场的Xe-LP将会在Tiger Lake、DG1和SG1三种具体产品中出现，其中Tiger Lake将会集成96组EU的Xe-LP GPU，而DG1则是面向于开发者、创作者等群体的独立显卡，它在CES 2020上面被展示过。另外还有一种全新公布的SG1，它是Intel为数据中心推出的小型加速卡，目标市场是低延迟、高密度的云游戏市场和视频串流市场，它集成了四枚DG1的核心，能够提供不俗的算力。
这次官方也终于放出Xe-LP的具体架构，并用较大的篇幅进行了讲解，我们会将该部分内容单独做出一篇文章，这里就简略的讲一下。Tiger Lake集成的Xe-LP拥有96组EU，整个GPU的规模比起上代，也就是11代核显要大上50％，这是由于Xe的整个架构有巨大的改变。
比如说，现在单个EU内，其ALU单元的宽度从原本的4-wide拓宽一倍达到8-wide，另外还增设了一个用于执行扩展数学的两宽度（2-wide）ALU，这样一来EU内部可以并行计算传统的整数或浮点运算和扩展数学运算，比原本的效率要高。另外，现在两个EU共享一个线程分配单元，同时线程分配单元被简化了，其中的调度部分现在该由软件来提前决定，也就是由驱动这些东西来负责，这个改动当年在NVIDIA的Kepler架构上出现过，它能够让GPU的整体能效有提升。
再来看看高端产品线。
正如此前爆料中的内容所示，Xe-HP将会有1-Tile、2-Tile和4-Tile三种版本，基本区别就是核心规模，4-Tile应该就是四倍于1-Tile的。
官方此次给出了用1-Tile的Xe-HP做媒体转码的演示，1-Tile的Xe-HP GPU最多能够支持10路4K分辨率的HEVC视频的实时编码，从FFmpeg的输出来看，是60帧的，这里很显然用的是它的计算单元而不是专用媒体引擎进行的编码。
1-Tile的FP32计算能力可以达到10.6TFLOPS左右，而4-Tile的Xe-HP可以达到42.3TFLOPS左右的高度，是目前单封装芯片能达到的最高水平。
接下来是全新的面向于游戏玩家的产品分支——Xe-HPG。
官方确认它将会有基于硬件的光线追踪加速功能。其他方面，它整合了来自于Xe-LP的能效特性和Xe-HP的可扩展性，将会使用GDDR6显存，并计划于明年出货。
Intel还给出了Xe显卡产品的封装和制程情况，从图上可以看到，Intel仍然会以自家的制程工艺为主，不过Xe-HPG，也就是针对游戏的芯片，将会外包给第三方代工厂，面向于高性能计算市场的Ponte Vecchio的IO芯片也将会由第三方代工厂负责。在封装工艺上，高端的Xe-HP和Xe-HPC都会用上Intel的新封装技术，Xe-HP会用EMIB做芯片之间的互联，Xe-HPC会使用CO-EMIB和Foveros两种封装技术，做3D芯片。
除了硬件内容，Intel还用较大的篇幅阐述了他们在软件上面所做的工作，这部分内容将会归入到未来的架构详解文章中，敬请期待。
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